sc_core::sc_port_base

sc_core::sc_port_base Class Reference

#include <sc_port.h>

Inheritance diagram for sc_core::sc_port_base:

sc_core::sc_object sc_core::sc_port_b< IF > sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > > sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > > sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > > sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > > sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > > sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > > sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > > sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > > sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > > sc_core::sc_port_b< sc_core::sc_signal_in_if< T > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > > sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > > List of all members.

Public Types

typedef sc_port_base this_type

Public Member Functions

virtual sc_interface * get_interface ()=0
virtual const sc_interface * get_interface () const=0
virtual const char * kind () const

Static Public Attributes

::pinapa::hook pinapa_port_to_port
::pinapa::hook pinapa_port_to_if

Protected Member Functions

 sc_port_base (int max_size_)
 sc_port_base (const char *name_, int max_size_)
virtual ~sc_port_base ()
void bind (sc_interface &interface_)
void bind (this_type &parent_)
virtual int vbind (sc_interface &)=0
virtual int vbind (sc_port_base &)=0
virtual void add_interface (sc_interface *)=0
virtual const char * if_typename () const=0
virtual void before_end_of_elaboration ()
virtual void end_of_elaboration ()
virtual void start_of_simulation ()
virtual void end_of_simulation ()
void report_error (const char *id, const char *add_msg=0) const

Private Member Functions

int pbind (sc_interface &)
int pbind (sc_port_base &)
void make_sensitive (sc_thread_handle, sc_event_finder *=0) const
void make_sensitive (sc_method_handle, sc_event_finder *=0) const
int first_parent ()
void insert_parent (int)
void construction_done ()
void complete_binding ()
void elaboration_done ()
void start_simulation ()
void simulation_done ()
 sc_port_base ()
 sc_port_base (const this_type &)
this_type & operator= (const this_type &)

Private Attributes

sc_bind_info * m_bind_info

Friends

class sc_module
class sc_port_registry
class sc_sensitive
class sc_sensitive_pos
class sc_sensitive_neg

Classes

class  pinapa_port
class  pinapa_port_if

Member Typedef Documentation

typedef sc_port_base sc_core::sc_port_base::this_type

Reimplemented in sc_core::sc_in< sc_dt::sc_int< W > >, sc_core::sc_inout< sc_dt::sc_int< W > >, sc_core::sc_out< sc_dt::sc_int< W > >, sc_core::sc_in< sc_dt::sc_bigint< W > >, sc_core::sc_inout< sc_dt::sc_bigint< W > >, sc_core::sc_out< sc_dt::sc_bigint< W > >, sc_core::sc_in< sc_dt::sc_uint< W > >, sc_core::sc_inout< sc_dt::sc_uint< W > >, sc_core::sc_out< sc_dt::sc_uint< W > >, sc_core::sc_in< sc_dt::sc_biguint< W > >, sc_core::sc_inout< sc_dt::sc_biguint< W > >, sc_core::sc_out< sc_dt::sc_biguint< W > >, sc_core::sc_fifo_in< T >, sc_core::sc_fifo_out< T >, sc_core::sc_port_b< IF >, sc_core::sc_port< IF, N >, sc_core::sc_in< T >, sc_core::sc_in< bool >, sc_core::sc_in< sc_dt::sc_logic >, sc_core::sc_inout< T >, sc_core::sc_inout< bool >, sc_core::sc_inout< sc_dt::sc_logic >, sc_core::sc_out< T >, sc_core::sc_in_resolved, sc_core::sc_inout_resolved, sc_core::sc_out_resolved, sc_core::sc_in_rv< W >, sc_core::sc_inout_rv< W >, sc_core::sc_out_rv< W >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port< write_if >, sc_core::sc_port< simple_bus_arbiter_if >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > >, 1 >, sc_core::sc_port< sc_core::sc_fifo_in_if< T >, 0 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< T >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_int< W > >, 1 >, sc_core::sc_port< read_if >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_logic >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< T >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< bool >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< bool >, 1 >, sc_core::sc_port< sc_core::sc_fifo_out_if< T >, 0 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > >, 1 >, sc_core::sc_port< simple_bus_slave_if, 0 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_logic >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > >, 1 >, sc_core::sc_in< sc_dt::sc_lv< W > >, and sc_core::sc_inout< sc_dt::sc_lv< W > >.

Constructor & Destructor Documentation

sc_core::sc_port_base::sc_port_base ( int  max_size_  )  [explicit, protected]

sc_core::sc_port_base::sc_port_base ( const char *  name_,
int  max_size_ 
) [protected]

sc_core::sc_port_base::~sc_port_base (  )  [protected, virtual]

sc_core::sc_port_base::sc_port_base (  )  [private]

sc_core::sc_port_base::sc_port_base ( const this_type &   )  [private]

Member Function Documentation

virtual sc_interface* sc_core::sc_port_base::get_interface (  )  [pure virtual]

Implemented in sc_core::sc_port_b< IF >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, and sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >.

virtual const sc_interface* sc_core::sc_port_base::get_interface (  )  const [pure virtual]

Implemented in sc_core::sc_port_b< IF >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, and sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >.

virtual const char* sc_core::sc_port_base::kind (  )  const [inline, virtual]

Reimplemented from sc_core::sc_object.

Reimplemented in sc_core::sc_in< sc_dt::sc_int< W > >, sc_core::sc_inout< sc_dt::sc_int< W > >, sc_core::sc_in< sc_dt::sc_bigint< W > >, sc_core::sc_inout< sc_dt::sc_bigint< W > >, sc_core::sc_in< sc_dt::sc_uint< W > >, sc_core::sc_inout< sc_dt::sc_uint< W > >, sc_core::sc_in< sc_dt::sc_biguint< W > >, sc_core::sc_inout< sc_dt::sc_biguint< W > >, sc_core::sc_fifo_in< T >, sc_core::sc_fifo_out< T >, sc_core::sc_port< IF, N >, sc_core::sc_in< T >, sc_core::sc_in< bool >, sc_core::sc_in< sc_dt::sc_logic >, sc_core::sc_inout< T >, sc_core::sc_inout< bool >, sc_core::sc_inout< sc_dt::sc_logic >, sc_core::sc_out< T >, sc_core::sc_in_resolved, sc_core::sc_inout_resolved, sc_core::sc_out_resolved, sc_core::sc_in_rv< W >, sc_core::sc_inout_rv< W >, sc_core::sc_out_rv< W >, sc_core::sc_port< write_if >, sc_core::sc_port< simple_bus_arbiter_if >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > >, 1 >, sc_core::sc_port< sc_core::sc_fifo_in_if< T >, 0 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< T >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_int< W > >, 1 >, sc_core::sc_port< read_if >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_logic >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< T >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< bool >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< bool >, 1 >, sc_core::sc_port< sc_core::sc_fifo_out_if< T >, 0 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > >, 1 >, sc_core::sc_port< simple_bus_slave_if, 0 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_logic >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > >, 1 >, sc_core::sc_in< sc_dt::sc_lv< W > >, and sc_core::sc_inout< sc_dt::sc_lv< W > >.

void sc_core::sc_port_base::bind ( sc_interface &  interface_  )  [protected]

void sc_core::sc_port_base::bind ( this_type &  parent_  )  [protected]

Reimplemented in sc_core::sc_port_b< IF >, sc_core::sc_in< T >, sc_core::sc_in< bool >, sc_core::sc_in< sc_dt::sc_logic >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >, and sc_core::sc_in< sc_dt::sc_lv< W > >.

virtual int sc_core::sc_port_base::vbind ( sc_interface &   )  [protected, pure virtual]

Implemented in sc_core::sc_in< sc_dt::sc_int< W > >, sc_core::sc_inout< sc_dt::sc_int< W > >, sc_core::sc_in< sc_dt::sc_bigint< W > >, sc_core::sc_inout< sc_dt::sc_bigint< W > >, sc_core::sc_in< sc_dt::sc_uint< W > >, sc_core::sc_inout< sc_dt::sc_uint< W > >, sc_core::sc_in< sc_dt::sc_biguint< W > >, sc_core::sc_inout< sc_dt::sc_biguint< W > >, sc_core::sc_port_b< IF >, sc_core::sc_in< T >, sc_core::sc_in< bool >, sc_core::sc_in< sc_dt::sc_logic >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >, and sc_core::sc_in< sc_dt::sc_lv< W > >.

virtual int sc_core::sc_port_base::vbind ( sc_port_base &   )  [protected, pure virtual]

Implemented in sc_core::sc_in< sc_dt::sc_int< W > >, sc_core::sc_inout< sc_dt::sc_int< W > >, sc_core::sc_in< sc_dt::sc_bigint< W > >, sc_core::sc_inout< sc_dt::sc_bigint< W > >, sc_core::sc_in< sc_dt::sc_uint< W > >, sc_core::sc_inout< sc_dt::sc_uint< W > >, sc_core::sc_in< sc_dt::sc_biguint< W > >, sc_core::sc_inout< sc_dt::sc_biguint< W > >, sc_core::sc_port_b< IF >, sc_core::sc_in< T >, sc_core::sc_in< bool >, sc_core::sc_in< sc_dt::sc_logic >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >, and sc_core::sc_in< sc_dt::sc_lv< W > >.

virtual void sc_core::sc_port_base::add_interface ( sc_interface *   )  [protected, pure virtual]

Implemented in sc_core::sc_port_b< IF >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, and sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >.

virtual const char* sc_core::sc_port_base::if_typename (  )  const [protected, pure virtual]

Implemented in sc_core::sc_port_b< IF >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, and sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >.

void sc_core::sc_port_base::before_end_of_elaboration (  )  [protected, virtual]

void sc_core::sc_port_base::end_of_elaboration (  )  [protected, virtual]

Reimplemented in sc_core::sc_in< sc_dt::sc_int< W > >, sc_core::sc_inout< sc_dt::sc_int< W > >, sc_core::sc_in< sc_dt::sc_bigint< W > >, sc_core::sc_inout< sc_dt::sc_bigint< W > >, sc_core::sc_in< sc_dt::sc_uint< W > >, sc_core::sc_inout< sc_dt::sc_uint< W > >, sc_core::sc_in< sc_dt::sc_biguint< W > >, sc_core::sc_inout< sc_dt::sc_biguint< W > >, sc_core::sc_in< T >, sc_core::sc_in< bool >, sc_core::sc_in< sc_dt::sc_logic >, sc_core::sc_inout< T >, sc_core::sc_inout< bool >, sc_core::sc_inout< sc_dt::sc_logic >, sc_core::sc_in_resolved, sc_core::sc_inout_resolved, sc_core::sc_in_rv< W >, sc_core::sc_inout_rv< W >, sc_core::sc_in< sc_dt::sc_lv< W > >, and sc_core::sc_inout< sc_dt::sc_lv< W > >.

void sc_core::sc_port_base::start_of_simulation (  )  [protected, virtual]

void sc_core::sc_port_base::end_of_simulation (  )  [protected, virtual]

void sc_core::sc_port_base::report_error ( const char *  id,
const char *  add_msg = 0 
) const [protected]

int sc_core::sc_port_base::pbind ( sc_interface &   )  [private]

int sc_core::sc_port_base::pbind ( sc_port_base &   )  [private]

void sc_core::sc_port_base::make_sensitive ( sc_thread_handle  ,
sc_event_finder *  = 0 
) const [private]

void sc_core::sc_port_base::make_sensitive ( sc_method_handle  ,
sc_event_finder *  = 0 
) const [private]

int sc_core::sc_port_base::first_parent (  )  [private]

void sc_core::sc_port_base::insert_parent ( int   )  [private]

void sc_core::sc_port_base::construction_done (  )  [private]

void sc_core::sc_port_base::complete_binding (  )  [private]

void sc_core::sc_port_base::elaboration_done (  )  [private]

void sc_core::sc_port_base::start_simulation (  )  [private]

void sc_core::sc_port_base::simulation_done (  )  [private]

this_type& sc_core::sc_port_base::operator= ( const this_type &   )  [private]

Reimplemented in sc_core::sc_port_b< IF >, sc_core::sc_port< IF, N >, sc_core::sc_in< T >, sc_core::sc_in< bool >, sc_core::sc_in< sc_dt::sc_logic >, sc_core::sc_inout< T >, sc_core::sc_inout< T >, sc_core::sc_inout< bool >, sc_core::sc_inout< bool >, sc_core::sc_inout< sc_dt::sc_logic >, sc_core::sc_inout< sc_dt::sc_logic >, sc_core::sc_out< T >, sc_core::sc_out< T >, sc_core::sc_in_resolved, sc_core::sc_inout_resolved, sc_core::sc_inout_resolved, sc_core::sc_out_resolved, sc_core::sc_out_resolved, sc_core::sc_in_rv< W >, sc_core::sc_inout_rv< W >, sc_core::sc_out_rv< W >, sc_core::sc_port_b< write_if >, sc_core::sc_port_b< simple_bus_arbiter_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< bool > >, sc_core::sc_port_b< read_if >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_logic > >, sc_core::sc_port_b< simple_bus_slave_if >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_logic > >, sc_core::sc_port_b< sc_core::sc_fifo_out_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > > >, sc_core::sc_port_b< sc_core::sc_fifo_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< T > >, sc_core::sc_port_b< sc_core::sc_signal_inout_if< bool > >, sc_core::sc_port_b< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > > >, sc_core::sc_port< write_if >, sc_core::sc_port< simple_bus_arbiter_if >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_int< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_lv< W > >, 1 >, sc_core::sc_port< sc_core::sc_fifo_in_if< T >, 0 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_bigint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< T >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_int< W > >, 1 >, sc_core::sc_port< read_if >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_lv< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_logic >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_uint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< T >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_uint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_in_if< bool >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< bool >, 1 >, sc_core::sc_port< sc_core::sc_fifo_out_if< T >, 0 >, sc_core::sc_port< sc_core::sc_signal_in_if< sc_dt::sc_biguint< W > >, 1 >, sc_core::sc_port< simple_bus_slave_if, 0 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_logic >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_bigint< W > >, 1 >, sc_core::sc_port< sc_core::sc_signal_inout_if< sc_dt::sc_biguint< W > >, 1 >, sc_core::sc_in< sc_dt::sc_lv< W > >, sc_core::sc_inout< sc_dt::sc_lv< W > >, and sc_core::sc_inout< sc_dt::sc_lv< W > >.

Friends And Related Function Documentation

friend class sc_module [friend]

friend class sc_port_registry [friend]

friend class sc_sensitive [friend]

friend class sc_sensitive_pos [friend]

friend class sc_sensitive_neg [friend]

Member Data Documentation

pinapa::hook sc_core::sc_port_base::pinapa_port_to_port [static]

pinapa::hook sc_core::sc_port_base::pinapa_port_to_if [static]

sc_bind_info* sc_core::sc_port_base::m_bind_info [private]

The documentation for this class was generated from the following files:
Generated by
Matthieu Moy <Matthieu.Moy@st.com>
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